• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1991020051A1
    申请号:PCT/JP1991/000774
    申请日:1991-06-10
    公开日:1991-12-26
    发明作者:Jiro Kobayashi；Satoru Suwabe；Syunji Abe
    申请人:Oki Electric Industry Co., Ltd.；
    IPC主号:G06F3-00
    专利说明:
    [0001] 明 細 書
    [0002] コ ンバ一タ内蔵マ イ ク ロ コ ン ピュ一タ
    [0003] 技術分野
    [0004] 本発明は、 アナログ、 ディ ジタルコ ンバータ （以下、 A D コ ンバータ という ） 、 あるいはディ ジタノレ * アナ口 グコ ンバータ （以下、 D Aコ ンバータという） 、 あるい はそれらの両方を内蔵したマイ ク ロコ ンピュータ、 特に ノ ィ ズによる変換精度の低下防止を図ったコ ンバ一タ内 蔵のマイ ク ロコ ンピュータに関する ものである。
    [0005] 背景技術
    [0006] 従来、 このような分野の技術としては特開昭 6 4 — 5 8 0 4 3号公報に記載されるものがあった。 以下、 その 構成を図を用いて説明する。
    [0007] 第 2図は、 従来のコ ンバータ内蔵マイ ク ロ コ ンピュー タのー構成例を示すブ口 ック図である。
    [0008] このコ ンバータ内蔵マイ ク ロコ ンピュータは、 プログ ラム命令に従ってディ ジタル信号を演算処理する中央処 理装置 （以下、 C P Uという ） 1 を有し、 その C P U 1 には、 データバス D B及びァ ド レスバス A Bを介して A Dコ ンバータ 2が接続されている。 A D コ ンバータ 2 は、 C P U 1 から出力される' A D変換開始信号 S Tに基づき、 アナログ入力端子 3から入力されたアナログ信号をディ ジタル信号に変換し、 そのディ ジタル信号をデータバス D Bを介して C P U 1 へ送ると共に、 A D選択信号 S 2 を出力する機能を有している。
    [0009] この C P U 1及び A Dコ ンバータ 2 には、 ェ ッヂ検出 画路 4が接続されている。 エツヂ検出回路 4 は、 A D選 択信号 S 2に基づき、 A Dコ ンバータ 2の変換動作状態 を検出する回路であり、 C P Uス ト ップ信号 S Pまたは ス ト ッブ解除信号 C L Rを C P U 1へ与える機能を有し ている。
    [0010] この種のマイ ク ロ コ ンピュータでは、 C P U 1力 、 プ ログラムにより予め A Dコ ンバ一タ 2に割当てられたァ ド レスをァ ド レスバス A Bを介して A Dコ ンバータ 2に 出力する。 すると、 A Dコ ンバータ 2が選択され、 その A Dコ ンバータ 2から出力される A D選択信号 S 2がァ クティ ブとなり、 " L " レベルから " H " レベルへ変化 する。 エツヂ検出回路 4では、 A D選択信号 S 2 の " L " レベルから " H " レベルへの立上りを検出し、 C P Uス ト ップ信号 S Pを C P U 1へ出力し、 その C P U 1 に対 して動作停止を要求する。
    [0011] C P U 1 は、 C P Uス ト ツブ信号 S Pを受け、 ス ト ツ プモー ドに入ると共に、 A D変換開始信号 S Tを A Dコ ンバ一タ 2へ出力して A D変換の動作を開始させる。 こ れにより、 A Dコ ンバータ 2 は、 アナログ入力端子 3か らのアナログ信号をディ ジタル信号に変換し、 所定の時 間経過後、 A D変換が^了すると、 その A Dコ ンバータ 2から出力される A D選択信号 S 2力 " H " レベルから " L " レベルへ立下る。 これをエ ツヂ検出回路 4が検出 し、 ス ト ツプ解除信号 C L Rを C P U 1 へ出力し、 C P U 1 の動作を再び開始させる。
    [0012] このよう に、 従来のマイ ク ロコ ンピュータでは、 A D コ ンバータ 2が変換動作中にあることを判別するエ ツヂ 検出回路 4を設け、 A D コ ンバータ 2 の動作中には、 該 エ ツヂ検出回路 4から出力される C P Uス ト ップ信号 S Pによって C P U 1 の主要動作を停止させる。 これによ り、 A D変換中における C P U 1 から生じるノ イ ズを軽 減させ、 それによつて A D コ ンバータ 2の精度を向上さ せることができる。 しかしながら、 上記構成のマイ ク ロ コ ン ピュータでは、 A D コ ンバータ 2 (あるいは D Aコ ンバ一タ） が変換動作をしている間、 C P U 1 が動作停 止状態となるため、 A D変換動作あるいは D A変換動作 以外の処理ができず、 C P U 1 の使用効率が低いという 問題があった。 また、 C P U自体の命令実行を停止する ホール ト （ h a 1 t , 停止命令） モー ド付きのマイ ク ロ コ ン ピュータであれば、 わざわざエ ツヂ検出回路 4を付 加しな く とも、 前記と同様の処理がプログラムによって 可能である。
    [0013] 本発明は前記従来技術が持っていた課題として、 回路 規模の増大を招く ことな く、 且つ C P Uの使用効率の大 幅な低下を招く ことな く ， A D変換あるいは D A変換の 精度を向上させることが困難である点について解決した コ ンバータ内蔵マイ ク 口'コ ン ピュータを提供するもので ある。
    [0014] 発明の開示
    [0015] 本発明は前記課題を解決するために、 プログラム命令 に従ってディ ジタル信号を演算処理する C P Uと、 前記 C P Uの入出力に対するアナログ信号とデ ィ ジタ ル信号 の変換を行うコ ンバータ （ A D コ ンバータあるいは D A コ ンバータ） とを、 備えたコ ンバータ内蔵マイ ク ロ コ ン ビュータにおいて、 前記 C P Uの制御出力に基づき前記 コ ンバータの変換動作を制御すると共に前記コ ンバータ の特定期間 （例えば、 該コ ンバータの変換動作中にその 変換精度に影響を及ぼす期間） に動作停止信号を前記 C P Uへ出力する変換制御回路を、 設けたものである。 本 発明によれば、 以上のようにコ ンバ一タ内蔵マイ ク ロコ ンピュータを構成したので、 プログラム命令に従って C P Uが変換制御回路に対して変換開始命令を出力すると、 変換制御面路は、 コ ンバータの変換動作を制御する。 コ ンバ一タは、 入力されるアナ口グ信号をディ ジタル信号 に変換して C P Uに与えるか、 あるいはその C P Uから のディ ジタル信号をアナログ信号に変換して出力する変 換動作を実行する。
    [0016] この変換動作中において、 変換制御回路は、 変換動作 中にノ イ ズの影響を最も受けやすい特定期間のみ、 動作 停止信号を C P Uへ出力する。 すると、 C P Uはその特 定期間のみ主要動作を停止する。 この動作停止により、
    [0017] C P Uがコ ンバ一タに及ぼすノ ィ ズの影響を防止でき、 それによつてコ ンバ一タ'の変換精度の向上が図れると共 に、 変換動作中においても C P Uの処理の実行が可能と なり、 該 c P Uの使用効率が向上する。'従って、 前記課 題を解決できるのである。
    [0018] 図面の簡単な説明
    [0019] 第 1図は本発明の実施例を示す A Dコ ンバ一タ部の要 部の回路図、 第 2図は従来のコ ンバータ内蔵マイ ク ロコ ンピュータの構成ブロ ック図、 第 3図は本発明の実施例 を示すコ ンバータ内蔵マイ ク ロ コ ンビュータの要部の構 成ブロ ック図、 第 4図は第 1図及び第 3図のタイ ミ ング チヤ一 ト である。
    [0020] 発明を実施するための最良の形態 第 3図は本発明の実施例を示すコ ンバータ内蔵マイ ク 口コ ンピュータの要部の構成ブロ ック図、 第 1図はその マイ ク ロ コ ンピュータに設けられる A Dコ ンバ一タ部の 要部の回路図である。
    [0021] 第 3図に示すコ ンバ一タ内蔵マイ ク ロコ ンピュータは、 図示しないメ モ リ に格納されたプログラムを実行する C P U 1 0を有している。 C P U 1 0 は、 箕術演算及び論 理演算を行う演算部と、 C P U全体の制御を行う制御部 と、 C P U内の内部メ モ リ と しての機能を有する レジス タ部とを備えている。 この C P U 1 0 は、 A D変換開始 データをデータバス D B nを介して A Dコ ンバ一タ部 2 0へ与えると共に、 書込み信号 W、 読出し信号 R、 及び ク ロ ックパルス C L Kを該 A Dコ ンバ一タ部 2 0へ拱給 し、 さ らに C P Uス ト ップ信号 S Pに基づき、 ク ロ ック パルス出力動作以外の主'要な動作を停止する機能を有し ている。
    [0022] C P U 1 0 に接続された A Dコ ンバータ部 2 0 は、 デ —タバス D B nを介して A D変換開始データや書込み信 号 W等を C P U 1 0から入力する と、 アナログ入力端子 2 1 から入力されるアナログ ί言号 A i nをデ ィ ジタル信 号に変換する機能を有すると共に、 その変換動作中に該 変換精度に影響を及ぼす特定の期間のみ変換停止信号 A D H L Tを出力する機能を有している。 この A D H L T は、 同期用の遅延型フリ ップフ口 ップ （以下、 D— F F という ） 5 0の入力端子 Dに接続されている。
    [0023] D - F F 5 0 のクロ ック入力端子には C P U 1 0から のク ロ ッ クパルス C L Kが入力され、 その出力端子 Qか ら出力される C P Uス ト ップ信号 S Pが該 C P U 1 0へ 供給される構成になっている。 この D— F F 5 0 は、 ク ロ ックパルス C L Kの立下りにより動作し、 C P Uス ト ップ信号 S Pを出力端子 Qから C P U 1 0へ供給する回 路である。
    [0024] 第 1図に示すように、 A Dコ ンバータ部 2 0内には、 例えばチヨ ツバ型の A Dコ ンバータ 3 0、 及びその A D コ ンバータ 3 0の変換タィ ミ ングを制御する変換制御回 路 4 0等が設けられている。
    [0025] A Dコ ンバ一タ 3 0 は、 アナ口グ入力を制御するため の制御信号 E Aを反転するィ ンバータ 3 1 と、 基準電圧 V Rの入力を制御するための制御信号 E Rを反転するた めのィ ンバータ 3 2 と、 制御信号 E A及びィ ンバータ 3 1 の出力によってアナ ώグ信号 A i nの入力を制御する アナログスィ ツチ 3 3 と、 制御信号 E R及びィ ンバ一タ 3 2 の出力によつて基準電圧 V Rの入力を制御するアナ ログスィ ッチ 3 4 とを、 備えている。 このアナログスィ ツチ 3 3 , 3 4には、 コ ンデンサ 3 5及びコ ンパレータ 3 6が接続され、 そのコ ンパレータ 3 6の出力が、 ラ ッ チ回路 3 7 の入力端子 Dに接続されている。 ラ ッチ回路 3 7 は、 ラ ッチ入力端子 Lに入力されるラ ッチ信号 W 0 u t に基づき、 コ ンパレータ 3 6 の出力をラ ッチし、 そ のラ ツチしたデータをディ ジタル信号 D 0 u t の形で出 力端子 Qから出力し、 図示しないレジスタに、 A Dコ ン バ一タのビッ ト分順次蓄えられ、 第 3図のデータバス D B nを介して C P U 1 0へ供給される。
    [0026] 変換制御回路 4 0 は、 C P U 1 0からの書込み信号 W 及びク 口 ックパルス C L Kを入力する 2入力のア ン ドゲ ー ト （以下、 A N Dゲー ト という ） 4 1 を有し、 その A N Dゲー ト 4 1 の出力側が D— F F 4 2 のク ロ ック入力 端子に接続されている。 D— F F 4 2 は、 C P U 1 0 よ り送られて く る書込み信号 Wの立下りにより、 データバ ス D B nの内容を入力端子 Dより取り込み、 出力端子 Q より変換開始信号 S 4 '2を出カする回路でぁる。 この D 一 F F 4 2 は、 変換制御回路 4 0 の動作開始を制御する とともに、 リ セ ッ ト端子 Rに入力される変換終了信号 C 0 V E N Dによつて該変換制御回路 4 0を初期化する機 能を有している。
    [0027] D - F F 4 2 の出力端子 Qは、 ィ ンバータ 4 3 を介し て、 D— F F 4 4及びカ ウ ンタ （例えば、 ジョ ンソ ン力 ゥ ンタ） 4 5 の各リ セ ッ ト端子 Rに接続されている。 D — F F 4 4 は、 ク ロ ック入力端子に入力されるク ロ ック パルス C L Kを 2分周して出力端子 Qより出力する回路 であり、 その出力がク ロ ックパルスとしてカウ ンタ 4 5 に供給される。 カウ ンタ 4 5 は、 例えば 4個の D— F F 4 5 a〜 4 5 dを縦続接続し、 終段の D— F F 4 5 dの 出力端子百と初段の D - F F 4 5 aの入力端子 Dとを接 続した構成となっている。
    [0028] カウ ンタ 4 5 の出力側には、 論理回路 4 6が接続され ている。 論理回路 4 6 は、 カウ ンタ 4 5の出力の論理を とって制御信号 E A, E R、 ラ ッチ信号 W o u t、 及び 変換停止信号 A D H L Tを出力する回路であり、 2入力 の AN Dゲー ト 4 6 a〜 4 6 e、 及び 2入力のオアゲ一 ト （以下、 0 Rゲー ト という） 4 6 ί より構成されてい る。
    [0029] 第 4図は、 第 1図及び第 3図の動作を示すタイ ミ ング チャー トであり、 この図を参照しつつ、 本実施例のマイ ク ロコ ンビュ一タの動作を説明する。
    [0030] 第 3図の C P U 1 0 は、 予め A Dコ ンバータ部 2 0に 割り 当てられたア ド レスや、 A D変換開始データをデ一 タバス D B n及び書込み信号 Wにより出力すると、 A D コ ンバ一タ 2 0が A D変換を開始する。
    [0031] 即ち、 第 1図に示す A Dコ ンバータ部 2 0 において、 変換制御回路 4 0内の D— F F 4 2 は、 C P U 1 0から の書込み信号 Wの立下りにより、 データバス D B nの内 容、 つまり " H " レベルを取り込み、 該出力端子 Qから 出力する変換開始信号 S 4 2を " H " レベルにする。 こ の変換開始信号 S 4 2 は、 イ ンバータ 4 3で反転され、 D - F F 4 4及びカ ウ ンタ 4 5内の D— F F 4 5 a〜 4
    [0032] 5 dのリ セ ッ ト端子 Rが、 " L " レベルとなる。 すると、 D— F F 4 4 は、 C P U 1 0から送られて く るク ロ ック パルス C L Kを 2分周し、 その 2分周したク 口 ックパル ス 1 Z 2 C L Kを出力端子 Qより出力し、 カウ ンタ 4 5 内の D— F F 4 5 a〜 4 5 dの各ク ロ ック入力端子に供 給する。
    [0033] D— F F 4 5 a〜 4 5 d は、 ク ロ ックノ、'ルス 1 / 2 C L Kにより カウ ン ト動作を行い、 そのカウ ン ト結果を各 出力端子 Qよりそれぞれ出力する。 これらのカ ウ ン ト結 果は、 論理回路 4 6内の A N Dゲー ト 4 6 a ~ 4 6 e及 び 0 Rゲー ト 4 6 f で論理が取られ、 その論理結果に応 じた制御信号 E A, E R、 ラ ッチ信号 W 0 u t及び変換 停止信号 A D H L Tが出力される。
    [0034] A N Dゲ一 ト 4 6 aから出力される制御信号 E Aは、 D— F F 4 5 a の出力端子 Q力 ' ' Η " レベルで、 D— F F 4 5 dの反転出力端子百が " H " レベルの時、 " H " レベルになる。 A N Dゲ一 ト 4 6 bから出力される制御 信号 E Rは、 D— F F 4 5 a の反転出力端子百が " H " レベルで、 D— F F 4 5 d の出力端子 Q力く " H " レベル の時、 " H " レベルとなる。 A N Dゲー ト 4 6 eから出 力されるラ ッチ信号 W o u t は、 D— F F 4 5 c の反転 出力端子百が " H " レベルで、 D— F F 4 5 dの出力端 子 Q力く " H " レベルで、 '且つ D— F F 4 4 の出力端子 Q 力く " H " レベルの時、 " H " レベルとなる。 また、 O R ゲー ト 4 6 ί から出力される変換停止信号 A D H L Tは、 D— F F 4 5 c の出力端子 Q力く " H " レベルで、 D— F F 4 5 d の反転出力端子百が " H " レベルの時、 または D - F F 4 5 c の反転出力端子"^が " H " レベルで、 D 一 F F 4 5 dの出力端子 Q力く " H " レベルの時、 、それぞ れ " H " レベルとなる。
    [0035] そのため、 D— F F 4 2から出力される変換開始信号 S 4 2が " H " レベルになると、 その 2 C L K後に、 制 御信号 E Aが " H " レベルとなり、 A Dコ ンバータ 3 0 内のィ ン 一タ 3 1 を介してアナログスィ ツチ 3 3がォ ン状態となる。 この時、 制御信号 E Rは " L " レベルで あるため、 A Dコ ンバータ 3 0内のアナログス ィ ッ チ 3 4 はオフ状態になっている。 アナログスィ ツチ 3 3がォ ン状態になると、 アナログ入力端子 2 1から入力された アナログ信号 A i n力 該アナログスィ ツチ 3 3を通し てコ ンデンサ 3 5へ送られ、 該コ ンデンサ 3 5が充電さ れる。
    [0036] 制御信号 E Aは、 6 C L K期間、 " H " レベルを保持 した後、 " L " レベルとなるため、 アナログスィ ッチ 3 3がオフ状態となる。 その 2 C L K後に制御信号 E Rが " H " レベルとなり、 アナログスィ ッチ 3 4がオン状態 となる。 アナログス ィ ツチ 3 4がオ ン状態になると、 変 換制御回路 4 0内の図示しないアナログ回路で生成され た基準電圧 V Rが、 該アナログスィ ツチ 3 4を通してコ ンデンサ 3 5 に伝達される。 コ ンパ レータ 3 6 は、 コ ン デンサ 3 5 に充電されたアナログ信号 A i n と基'準電圧 V Rとの大小比較を行い、 その比較結果をラ ッチ回路 3 7 の入力端子 Dに与える。 ラ ッ チ回路 3 7 は、 制御信号 E R力く " H " レベルになって力、ら 6 C L K後に " H " レ ベルになる ラ ッ チ信号 W 0 u t によ り 、 コ ンデンサ 3 4 の大小比較結果をラ ツチする。
    [0037] 制御信号 E Rは 6 C L K期間、 " H " レベルを保持し てその後 " L " レベルとなる。 制御信号 E Rが " L " レ ベルとなり、 その 2 C L K後に再び制御信号 E Aが " H " レベルとなる。 A Dコ ンバータ 3 0 は、 前記の動作を分 解能のビッ ト分繰返し、 A D変換を終了する。
    [0038] 例えば、 A Dコ ンバータ 3 0が 1 0 ビッ トの分解能を 有する場合、 第 4図に示すように、 1 ビッ ト当たりの A D変換時間に 1 6 C L Kの時間が必要であり、 1 0 ビッ トであれば 1 6 0 C L Kの時間後に、 A Dコ ンバータ 3
    [0039] 0 はその変換動作を終了する こ とになる。 この動作が終 了すると、 変換制御回路 4 0内では、 図示しない回路に より、 変換終了信号 C 0 V E N Dが発生し、 その変換終 了信号 C O V E N Dにより、 D— F F 4 2がリ セ ッ トさ れる。
    [0040] この " L " レベルの変換開始信号 S 4 2 は、 イ ンバ一 タ 4 3で反転されて " H " レベルとなり、 その " H " レ ベルによって D— F F 4 4 , 4 5 a 〜 4 5 dがリ セ ッ ト され、 その各出力端子 Qが " L " レベル、 さ らにその反 転出力端子百が " H " レベルとなる。 そのため、 変換制 御回路 4 0が初期化され、 A D変換動作が停止状態にな つて A D変換動作を終了する。 ラ ッチ回路 3 7 の出力端 子 Qから出力されるディ ジタル信号 D 0 u t は、 図示し ないレジスタに A Dコ ンバータのビッ ト分順次蓄えられ、 C P U 1 0からの読み出し信号 Rに基づき、 データバス
    [0041] D B nを介して該 C P U 1 0へ送られる。 T 1 774
    [0042] 1 2 こ こで、 A Dコ ンバータ 3 0 の動作中、 C P U 1 0を 常に動作させていると、 その C P U 1 0から発生するノ ィズにより、 A D変換の精度が十分に実現できない。 そ のため、 A D変換の精度を向上させるために、 A D変換 中、 C P U 1 0の動作を停止させることが考えられる。 しかし、 C P U 1 0 の動作を A D変換中停止させると、 該 C P U 1 0 の使用効率が低下する。 A Dコ ンバータ 3 0 の変換動作中、 ノ イ ズの影響を受けて精度低下につな がる期間は、 限られている。
    [0043] 即ち、 第 1図のコ ンデンサ 3 5へのアナログ入力の充 電が終了する直前、 ノ イ ズが発生すると、 正常な電圧値 によるコ ンデンサ 3 5への充電ができなく なる。 さらに、 充電されたコ ンデンサ 3 5 のアナログ入力と基準電圧入 力との大小比較が終了する直前 （ラ ツチ信号 W 0 u t に よりその大小比較結果をラ ッチ回路 3 7 にラ ッチする直 前） 、 ノ ィ ズが発生すると、 正常な電圧による大小比較 ができな く なる。 これに対して、 第 4図に示す制御信号 E Aの立上り時点や、 前半の期間等でノ ィ ズが発生して も、 前記の残りの期間にノ イ ズがなければ、 A D変換の 精度が安定して得られる。
    [0044] そこで本実施例では、'第 1図の 0 Rゲー ト 4 6 ίから 出力される変換停止信号 A D H L Τが、 A Dコ ンバータ 3 0 の変換動作中、 特に精度に影響を及ぼす前記の特定 期間、 " H " レベルとなり、 第 3図の D— F F 5 0 の入 力端子 Dに与えられる。 すると、 D— F F 5 0 は、 C P U 1 0力、らのク ロ ックノ、。ルス C L Kの立上りにより、 変 換停止信号 A D Η L Τを取り込み、 該出力端子 Qから C P U 1 0へ出力する C P Uス ト ップ信号 S Pを " H " レ ベルにする。 これにより、 C P U 1 0 は、 ク ロ ッ クパル ス C L Kの発生動作以外の主要動作を停止する。
    [0045] 以上のように、 本実施例では、 A Dコ ンバータ 3 0 の 変換動作中にその変換動作の精度に影響を及ぼす特定期 間のみ C P Uス ト ップ信号 S Pにより、 C P U 1 0 の主 要動作を停止させるようにした。 そのため、 C P U 1 0 のノ イズによる A D変換動作の精度低下を的確に防止で きる。 しかも、 C P U 1 0 の停止期間が短いため、 該 C P U 1 0 によって A D変換処理以舛の他の処理が行える。 そのため、 C P U 1 0の処理効率を低下させることな く 、 精度の良い A D変換動作が可能となる。
    [0046] なお、 本発明は、 図示の実施例に限定されず、 種々の 変形が可能である。 その変形例としては、 例えば次のよ う なものがある。
    [0047] ( a ) 第 1図の A Dコ ンバータ 3 0 は、 逐次比較型等の 他の構成の A Dコ ンバータで構成してもよい。 さ らに、 変換制御回路 4 0 は、 他のフ リ ップフコ ップやゲー ト回 路等を用いるこ とにより、 図示以外の回路構成に変形す ることも可能である。 '
    [0048] ( ) 第 3図の D— F F 5 0 は、 A Dコ ンバータ部 2 0 内あるいは C P U 1 0内に設けるようにしてもよい。
    [0049] ( c ) 上記実施例では、 C P U 1 0 に A Dコ ンバータ部 2 0 を接続した例を説明したが、 該 C P U 1 0 に D Aコ ンバータ部を追加接続したり、 あるいは A Dコ ンバ一タ 0774
    [0050] 1 部 2 0 に代えて D Aコ ンバータ部を接続しても、 本発明 を適用できる。
    [0051] 産 業 上 の 利 用 可 能 性
    [0052] 以上詳細に説明したように、 本発明によれば、 変換制 御面路により、 コ ンバータの変換動作中に、 その精度に 影響を及ぼす特定の期間のみ、 動作停止信号により C P Uの主要動作を停止させるようにした。 そのため、 C P Uのノ ィ ズによるコ ンバー夕の変換動作の精度劣化を的 確に防止できる。 しかも、 特定の期間のみ C P Uが停止 するため、 その停止期間が短く、 コ ンバータの変換処理 以外に C P Uによる他の処理が実行可能となる。 従って、 C P U全体の処理効率を低下させることなく、 精度のよ ぃコ ンバ一タによる変換動作が可能となる。
    权利要求:
    Claims請 求 の 範 囲
    1. プログラム命令に従ってディ ジタル信号を演箕処理 する中央処理装置と、 前記中央処理装置の入出力に対 するアナ口グ信号とディ ジタル信号の変換を行ぅ コ ン バータ とを、 備えたコ ンバータ内蔵マイ ク ロ コ ンピュ —タにおいて、
    前記中央処理装置の制御出力に基づき前記コ ンバー タの変換動作を制御すると共に前記コ ンバータの特定 期間に動作停止信号を前記中央処理装置へ岀カする変 換制御回路を、
    設けたことを特徴とするコ ンバータ内蔵マイ ク ロコ ンピュータ。
    2. プログラム命令に従ってディ ジタル信号を演算処理 する中央処理装置と、
    アナログ信号をディ ジタル信号に変換する A Dコ ン バ一夕とを有するコ ンバータ内蔵マイ ク ロ コ ンピュー タにおいて、
    アナログ信号を受信する第 1端子と、
    基準電圧を受信する第 2端子と、
    第 1 の期間と前記第 1 の期間後の第 2 の期間を定義 するカウ ンタ手段と、 '
    カウ ンタ手段を歩進させるク ロ ック手段と、 前記第 1端子と前記 A D コ ンバータとの間に接続し た第 1 スィ ツチ手段であって、 前記第 1 の期間受信し たアナログ信号を前記 A Dコ ンバ一タへ与える第 1 ス ィ ッチ手段と、 前記第 2端子と前記 A Dコ ンバータとの間に接続し た第 2 スィ ツチ手段であって、 前記第 2の期間受信し た基準電圧を前記 A Dコ ンバータへ与える第 2 スイ ツ チ手段と、
    前記第 1 の期間の終了時を舍み、 前記第 1 の期間よ り十分短い第 3 の期間、 及び前記第 2 の終了時を舍み、 前記第 2の期間より十分に短い第 4の期間に前記中央 処理装置の動作を停止せしめる手段とを有することを 特徴とするコ ンバ一タ内蔵マイ ク ロコ ンビュ一タ。
    类似技术:
    公开号 | 公开日 | 专利标题
    DE60202749T2|2005-12-29|Schnittstelle von synchron zu asynchron zu synchron
    US6989695B2|2006-01-24|Apparatus and method for reducing power consumption by a data synchronizer
    US4620179A|1986-10-28|Method for successive approximation A/D conversion
    US6658582B1|2003-12-02|Serial interface circuits having improved data transmitting and receiving capability
    JP2538067B2|1996-09-25|条件書き込み手段を有するランダム・アクセス・メモリ回路
    KR100265218B1|2000-09-15|마이크로프로세서 2곱하기| 코어 설계
    DE3241786C2|1991-01-17|
    US4947411A|1990-08-07|Programmable clock frequency divider
    KR101017444B1|2011-02-25|적어도 2개의 처리 유닛들을 갖는 컴퓨터 시스템에서 모드전환 및 신호 비교를 위한 방법 및 장치
    US4870562A|1989-09-26|Microcomputer capable of accessing internal memory at a desired variable access time
    US6356987B1|2002-03-12|Microprocessing device having programmable wait states
    US4293927A|1981-10-06|Power consumption control system for electronic digital data processing devices
    CA2147568C|1999-01-05|Reset circuit of electronic device
    DE3733682C2|1990-07-26|
    JP4766870B2|2011-09-07|多用途モードプログラミングを備えた読み出し専用シリアルインタフェース
    JP5355401B2|2013-11-27|クロックエッジ復元を有するパルスカウンタ
    US5748949A|1998-05-05|Counter having programmable periods and method therefor
    DE2945168C2|1988-02-25|
    US5551044A|1996-08-27|Method and apparatus for interrupt/SMI# ordering
    DE3818546C2|1989-10-26|
    EP0180196B1|1990-01-31|Programmable counter/timer device
    US4161787A|1979-07-17|Programmable timer module coupled to microprocessor system
    US5311475A|1994-05-10|High speed full and empty flag generators for first-in first-out memory
    WO1996021272A1|1996-07-11|A pulsed flip-flop circuit
    US7013404B2|2006-03-14|Semiconductor integrated circuit characterized by timing adjustment of clock switching control
    同族专利:
    公开号 | 公开日
    EP0487743A4|1993-05-05|
    DE69130152T2|1999-05-06|
    JP3288694B2|2002-06-04|
    KR100187805B1|1999-06-01|
    EP0487743A1|1992-06-03|
    DE69130152D1|1998-10-15|
    US5307066A|1994-04-26|
    JPH0444180A|1992-02-13|
    EP0487743B1|1998-09-09|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPS63310058A|1987-06-11|1988-12-19|Mitsubishi Electric Corp|Microcomputer|
    JPS6458043A|1987-08-28|1989-03-06|Nec Corp|Microcomputer incorporating a/d and d/a converters|
    JPS6458044A|1987-08-28|1989-03-06|Nec Corp|Microcomputer incorporating a/d and d/a converters|US5640161A|1991-05-29|1997-06-17|Pacific Microsonics, Inc.|Silent data conversion system with sampling during electrical silence|DE3852928T2|1987-11-27|1995-10-05|Nec Corp|Datenprozessor mit A/D-Umsetzer, um mehrere analoge Eingabekanäle in Digitaldaten umzusetzen.|US5842037A|1995-03-20|1998-11-24|Telefonaktiebolaget Lm Ericsson|Interference reduction in TDM-communication/computing devices|
    US5706004A|1995-09-18|1998-01-06|Phylon Communications, Inc.|System for reducing noise coupling between digital and analog circuitry|
    US6195690B1|1996-04-15|2001-02-27|Gw Instruments, Inc.|Network based data acquisition system|
    JP3819986B2|1997-02-24|2006-09-13|株式会社ルネサステクノロジ|アナログ／ディジタル変換器制御方法|
    US6057791A|1998-02-18|2000-05-02|Oasis Design, Inc.|Apparatus and method for clocking digital and analog circuits on a common substrate to enhance digital operation and reduce analog sampling error|
    US6091349A|1998-09-30|2000-07-18|Cirrus Logic, Inc.|Noise management scheme for high-speed mixed-signal integrated circuits|
    US6963626B1|1998-10-02|2005-11-08|The Board Of Trustees Of The Leland Stanford Junior University|Noise-reducing arrangement and method for signal processing|
    US6369738B1|1999-08-17|2002-04-09|Eric Swanson|Time domain/frequency domain data converter with data ready feature|
    JP3889659B2|2002-04-25|2007-03-07|株式会社ルネサステクノロジ|Ａ／ｄ変換器|
    US7324496B1|2002-05-01|2008-01-29|Nxp B.V.|Highly integrated radio-frequency apparatus and associated methods|
    US8478921B2|2004-03-31|2013-07-02|Silicon Laboratories, Inc.|Communication apparatus implementing time domain isolation with restricted bus access|
    GB0407587D0|2004-04-02|2004-05-05|Univ Nottingham Trent|Cancer associated antigens|
    US8884791B2|2004-06-29|2014-11-11|St-Ericsson Sa|Keypad scanning with radio event isolation|
    US7248848B2|2004-06-30|2007-07-24|Matthews Phillip M|Communication apparatus including dual timer units|
    US20050008095A1|2004-07-23|2005-01-13|Rush Frederick A.|Apparatus using interrupts for controlling a processor for radio isolation and associated methods|
    US8472990B2|2004-07-23|2013-06-25|St Ericsson Sa|Apparatus using interrupts for controlling a processor for radio isolation and associated method|
    US7433393B2|2004-07-23|2008-10-07|Nxp B.V.|Apparatus for controlling a digital signal processor for radio isolation and associated methods|
    US7761056B2|2004-07-23|2010-07-20|St-Ericsson Sa|Method of controlling a processor for radio isolation using a timer|
    US7593482B2|2004-09-30|2009-09-22|St-Ericsson Sa|Wireless communication system with hardware-based frequency burst detection|
    US7567637B2|2004-09-30|2009-07-28|St-Ericsson Sa|Wireless communication system and method with frequency burst acquisition feature using autocorrelation and narrowband interference detection|
    US8019382B2|2004-12-29|2011-09-13|St-Ericsson Sa|Communication apparatus having a standard serial communication interface compatible with radio isolation|
    US7778674B2|2004-12-29|2010-08-17|St-Ericsson Sa|Communication apparatus having a SIM interface compatible with radio isolation|
    US7805170B2|2005-03-30|2010-09-28|St-Ericsson Sa|System and method for efficient power supply regulation compatible with radio frequency operation|
    US7209061B2|2005-03-30|2007-04-24|Silicon Laboratories, Inc.|Method and system for sampling a signal|
    US7801207B2|2005-06-24|2010-09-21|St-Ericsson Sa|Signal processing task scheduling in a communication apparatus|
    US7283503B1|2005-06-24|2007-10-16|Silicon Laboratories, Inc.|Communication apparatus including a buffer circuit having first and second portions for alternately storing results|
    US7414560B2|2005-06-29|2008-08-19|Shaojie Chen|Wireless communication system including an audio underflow protection mechanism operative with time domain isolation|
    FR2895200B1|2005-12-20|2008-02-22|Silicon Lab Inc|Procede d'acquisition d'un burst de correction de frequence par un dispositif de radiocommunication, et dispositif de radiocommunication correspondant.|
    DE102011056266B4|2011-12-12|2014-02-20|Sma Solar Technology Ag|Verfahren und Schaltungsanordnung zur Erfassung von Messwerten miteinem digitalen Signalprozessor mit integriertem Analog/Digital-Wandler|
    法律状态:
    1991-12-26| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1991-12-26| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-02-25| WWE| Wipo information: entry into national phase|Ref document number: 1991910650 Country of ref document: EP |
    1992-06-03| WWP| Wipo information: published in national office|Ref document number: 1991910650 Country of ref document: EP |
    1998-09-09| WWG| Wipo information: grant in national office|Ref document number: 1991910650 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP2/151813||1990-06-11||
    JP15181390A|JP3288694B2|1990-06-11|1990-06-11|マイクロコンピュータ|DE1991630152| DE69130152T2|1990-06-11|1991-06-10|Mikrorechner mit eingebautem d/a-wandler|
    EP91910650A| EP0487743B1|1990-06-11|1991-06-10|Microcomputer provided with built-in converter|
    US07/834,579| US5307066A|1990-06-11|1991-06-10|Microprocessor controlled converter having reduced noise interference and method of operating same|
    [返回顶部]